كيف يعمل المعالج 8088 Microprocessor

لكي نبين كيف يعمل المعالج 8088 سنقوم بشرح أهم عمليتين من العمليات التي يقوم بها هذا المعالج وهما دورة القراءة من الذاكرة ودورة الكتابة في الذاكرة.

1- دورة القراءة من الذاكرة Read Bus Cycle:

يوضح شكل 4-15 توقيت دورة ناقلة القراءة للمعالج الدقيق 8088 ففي أثناء دورة الساعة Clock cycle الأولى T تستخدم ناقلة العنوان/البيانات لإخراج عنوان الذاكرة أو موقع 1/0 للعنونة. أيضاً في نفس دورة الساعة الأولى يقوم المعالج بإخراج إشارات التحكم 10/M, DT/R, ALE وفي نهاية دورة الساعة T تتحول الإشارة ALE إلى منطق منخفض وعندئذ يتم اختزان العنوان في سقاطة العناوين Address Latch.

في بداية دورة الساعة الثانية T تتحول خطوط ناقلة العنوان/ البيانات إلى وظيفة أخرى. بمعني أن الخطوط الأدنى أهميه من A/D وحتى A/D1 تدخل حالة الإعاقة (العزل). بينما الخطوط الأقصى أهميه من A16/S3 وحتى A16/S6 تتحول إلى وظيفة بيان الحالة Status فتقوم بإخراج بيان الحالة. ولكن الخطوط من A8 وحتى A15 فهي لا تغير وظيفتها بل تظل تقوم بإخراج العنوان.

وحيث أن الخطوط من A/D0 وحتى A/D1 وكذلك الخطوط من A16/S3 وحتى A19/S6 لم تعد تخرج معلومات العنوان لذلك يصبح ALE الآن عند منطق منخفض مبيناً أن العنوان غير متواجد بشكل كامل على ناقلة العنوان. ويلاحظ أن الخطوط A/D0 وحتى A/D1 تظل في حالة الإعاقة لمدة دورة ساعة واحده مما يعطي فرصة من الوقت لمرسل البيانات ليستجيب لطلب البيانات. وفي أثناء دورة الساعة T2 يقوم المعالج بإخراج إشارات التحكم DEN, RD وجميعها فعاله عند منطق منخفض. وتدفع الإشارة RD الذاكرة أو جهاز الـ10 لإخراج البيانات. بينما تستخدم الإشارة DEN لتمكين وسيط ناقلة البيانات Data Bus Buffers مما يتسبب عنه السماح للبيانات بأن ترسل إلى المعالج الدقيق عن طريق ناقلة البيانات.

أثناء دورة الساعة الثالثة T3 تضع الذاكرة أو جهاز الـ10 البيانات على ناقلة البيانات وتعطي هذه الدورة وقتاً إضافياً للبيانات لكي تستقر على ناقلة البيانات وخلال نفس الدورة T3 يقوم المعالج بإخراج إشارة منطقية عن طريق الطرف READY فإذا كانت هذه الإشارة ذات منطق عالي، فإن هذا يعني أن الدورة التالية T أما إذا كانت هذه الإشارة ذات منطق منخفض فإن هذا يعني أن الدورة التالية هي حالة انتظار Tw.

في بداية الدورة الرابعة T4 فإن المعالج يقرأ البيانات من على ناقلة البيانات. وفي نهاية هذه الدورة تدخل جميع الخطوط الثلاثية الحالة حالة الإعاقة تمهيداً لدورة الناقلة التالية. ويتحول خطي التحكم DEN,RD إلى منطق عالي إعلاناً عن نهاية دورة ناقلة القراءة.

2- دورة الكتابة في الذاكرة Write Bus Cycle:

يبين شكل 4-16 توقيت دورة ناقلة الكتابة. ويبدو من الشكل التشابه مع دورة ناقلة القراءة. والفرق، أنه في دورة الكتابة لا توجد الحاجة لدورة ساعة تأخير التي تحتاجها الخطوط A/D0 حتى A/D أثناء دورة القراءة. حيث أن المعالج الدقيق نفسه هو الذي يكتب في الذاكرة أو في جهاز 1/0 فهو غير محتاج للانتظار. أما الأجهزة الأخرى فهي أبطأ منه لذا عليه أن ينتظرها وهذا سبب وجود دورة الساعة الإضافية في حالة دورة القراءة.

لذاك تكون البيانات متاحة بعد دورة الساعة T ويلاحظ أنه قبل بداية دورة الكتابة مباشرة فإن الإشارة DT/R تكون عند منطق عالي مشيرة إلى أن المعالج سوف يقوم بإرسال البيانات. وتظل هذه الإشارة عند منطق عالي حتى نهاية دورة ناقلة الكتابة. تتحول الإشارة WR إلى منطق منخفض بعد دورة الساعة T لتشير إلى عملية الكتابة.