توقيت الـ ram الرئيسية:
يتم التوقيت الأساسي للـ ram عن طريق (TD1) TTL delay line. ويتم إشعال نظام الذاكرة عن طريق الإشارة xmemr أو الإشارة xmemw وتوضح هذه الإشارات أن المطلوب هو الكتابة أو القراءة كما هو مبين في شكل 13-5
علماً بأن شكلي 13-5 و 14-5 يوضحان أن الإشارات xmemr أو xmemw تولد إشارة ras الابتدائية. ويتم اختيار البنك (bank) عن طريق خطوط العنوان a17, a16
ويقوم خطي العنوان A17, a16 بتشغيل فاكك الشفرة واحد من ثمانية U65 لاختيار أحد بنوك الـ ram الأربعة.
وفي هذه الأثناء يصل خطوط العنوان لرقاقات الـ Ram (الخطوط ma0-ma7) معلومات المواقع الثنائية الأدنى من العنوان وذلك عن طريق U79, U62 (quad 2-line to 1-line multiplexer) وبعد إمرارها بسقاطه كما هو مبين في شكل 14-5
بعد زمن 75 نانو ثانية فإن Td1 ينشط الخط add sel الموصل بكل من الـ (74ls158) U79,u62 multiplexers مما يسبب التحول من خطوط العنوان الأدنى أهمية إلى خطوط العنوان الأقصى أهمية. وبعد خمسون نانو ثانية أخرى (أي 125 نانو ثانية من البداية) فإن الخط addr sel يصبح غير فعال ويتسبب td1 في جعل الخط cas فعالاً من خلال u81 كما هو مبين في شكل 15-5
عندئذ يتم اختيار أحد بنوك الـ Ram بواسطة فاكك شفره واحد من ثمانية U47 حيث يتم تنشيط أحد الخطوط cas0-cas3
يتم ربط خطوط بيانات الناقلة (d0-d1) بخطوط بيانات رقاقات الـ (md0-md1) ram عن طريق رقاقة الوحدات الوسيطة (مرسل/مستقبل) u12 ويتم تمكين هذا الرقاقة عن طريق الخط ram addr sel ويتم التحكم في اتجاه البيانات عن طريق الخط xmemr من الناقلة. يمر خط تمكين الكتابة على رقاقة الـ ram شكل 9-5
تعليقات
إرسال تعليق